사진=SK하이닉스 제공

[데일리한국 김언한 기자] 국제반도체표준화기구(제덱)가 이르면 연내 고대역폭메모리(HBM)4 표준을 공식화한다. 삼성전자와 SK하이닉스는 이를 기반으로 제품을 개발, 내년 하반기부터 HBM4를 양산한다.

4일 업계에 따르면 제덱에선 HBM4 표준에 대한 합의가 끝나 이사회의 승인을 기다리고 있다. 제덱 이사회는 삼성전자, SK하이닉스, 마이크론 등 반도체 기업 소속 인력 30여명으로 구성됐다. 이르면 연내, 늦어도 내년초에 표준을 공식화하는 것이 유력하다.

제덱은 반도체 등 전자장치의 통일 규격을 심의·책정하는 기구로, 제품의 세대가 넘어갈 때마다 표준 규격을 정한다. 새로 개발된 반도체의 호환성을 높이고 제조사 간 협업을 유도한다.

HBM4에서 D램 적층 단수는 16단까지, 패키징 높이 규격은 775마이크로미터(㎛)로 합의됐다. HBM3E까지 전체 높이 표준은 720㎛였다.

입·출구(I/O) 수는 2048개로 기존보다 2배 늘어난다. I/O는 정보가 들어오고 나가는 통로로, 데이터를 얼마나 빠르게 전송할 수 있는지 알 수 있는 대역폭을 결정한다.

HBM4부터 데이터 전송 속도가 획기적으로 빨라진다. AI 가속기에 들어가 일상에서 생성형 인공지능(AI)의 본격적인 활용이 가능해질 것이란 기대가 크다.

HBM은 D램 여러 개를 수직으로 쌓아 데이터 처리 속도를 획기적으로 높인 메모리반도체다. 삼성전자는 HBM4부터 1c(11~12나노) D램을 통해 경쟁력을 높이기로 했다. SK하이닉스는 다음 세대 제품인 HBM4E부터 1c D램을 적용할 계획이다.

삼성전자가 HBM 코어다이에 차세대 D램을 적용하는 것은 SK하이닉스보다 빠르다. 시장조사업체 테크인사이츠에 따르면 삼성전자가 양산 중인 HBM3E에는 1b(12∼13나노) D램이 탑재됐으며 이 D램에는 극자외선(EUV) 노광공정이 사용됐다.

사진=삼성전자 제공

SK하이닉스의 HBM3E는 1b보다 이전 기술인 1a(13∼14나노) D램을 적층한 것이다. 이 D램을 만드는 데도 EUV 공정이 쓰였다.

SK하이닉스가 HBM에 탑재되는 D램에 EUV 공정을 사용한 것은 HBM3E부터다. 이전 세대 제품 HBM3의 1y(17나노)·1z(15~16나노) D램에는 심자외선(DUV) 노광공정이 사용됐다. EUV 공정은 DUV 공정보다 진보한 기술로, 고성능의 반도체를 생산할 수 있다.

삼성전자는 HBM2E에 들어간 1y D램에 DUV 공정을 적용한 뒤 다음 세대인 HBM3의 1a D램부터 EUV 공정을 사용했다.

SK하이닉스는 삼성전자보다 빠르게 새로운 D램 기술을 채택할 필요성을 느끼지 못하는 것으로 파악된다. 업계 관계자는 "HBM에서 원가 경쟁력을 생각하면 가장 미세한 공정을 사용하는 것이 반드시 좋다고 할 수는 없다"면서 "신기술을 무리해서 적용할 경우 새로운 리스크가 생길 것이란 우려도 있다"고 말했다.

1c D램은 1b D램에 비해 동작 속도가 빠르고, 전력 효율이 향상된다. 삼성전자가 1c D램을 HBM에 적용하는 시점은 내년, SK하이닉스는 내후년이 될 것으로 예상된다.

SK하이닉스가 1c D램 개발을 완료한 것은 최근이다. 범용 제품인 DDR5에서 먼저 1c 제품을 내놓은 뒤 HBM으로 적용 분야를 확대한다는 계획이다. SK하이닉스에 따르면 1c 기술을 적용한 DDR5의 동작 속도는 8Gbps(초당 8기가비트)로, 이전 세대인 1b DDR5보다 11% 빨라진다. 전력 효율은 9% 이상 향상된다.

삼성전자도 연내 1c DDR5 D램을 양산할 계획이다. 다만 삼성전자가 개발 중인 1c D램의 수율은 최근까지 높지 않았던 것으로 알려졌다.